iCE40/yosys - [no description]

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\| \| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix LUT6_2 definition.	Keith Rothman	2019-04-09	1	-3/+3
\| \| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add additional cells sim models for core 7-series primatives.	Keith Rothman	2019-04-09	1	-0/+57
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	PI before CI	Eddie Hung	2019-04-12	1	-2/+2
* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xc7mux	Eddie Hung	2019-04-12	1	-3/+9
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #933 from dh73/master	Clifford Wolf	2019-04-12	1	-3/+9
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fixing issues in CycloneV cell sim	Diego	2019-04-11	1	-3/+9
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #932 from YosysHQ/eddie/fixdlatch	Clifford Wolf	2019-04-12	2	-3/+4
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* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/pmux2shiftx' into xc7mux	Eddie Hung	2019-04-11	1	-1/+0
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	More unused	Eddie Hung	2019-04-11	1	-1/+0
* \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/pmux2shiftx' into xc7mux	Eddie Hung	2019-04-11	6	-8/+93
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Remove unused	Eddie Hung	2019-04-11	1	-1/+0
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fixes	Eddie Hung	2019-04-11	1	-20/+16
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	WIP	Eddie Hung	2019-04-11	2	-0/+89
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Spelling fixes	Eddie Hung	2019-04-11	1	-2/+2
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add default entry to testcase	Eddie Hung	2019-04-11	1	-2/+3
\| * \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Recognise default entry in case even if all cases covered (#931)	Eddie Hung	2019-04-11	1	-1/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix a few typos	Eddie Hung	2019-04-08	1	-3/+3
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix cells_map.v some more	Eddie Hung	2019-04-11	1	-7/+7
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	More fine tuning	Eddie Hung	2019-04-11	1	-2/+2
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix cells_map.v	Eddie Hung	2019-04-11	1	-7/+7
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix typo	Eddie Hung	2019-04-11	1	-1/+1
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Juggle opt calls in synth_xilinx	Eddie Hung	2019-04-11	2	-30/+35
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'xaig' into xc7mux	Eddie Hung	2019-04-10	1	-1/+1
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Add non-input bits driven by unrecognised cells as ci_bits	Eddie Hung	2019-04-10	1	-1/+1
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	WIP for cells_map.v -- maybe working?	Eddie Hung	2019-04-10	1	-32/+27
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Try splitting $shiftx with Y_WIDTH > 1 into Y_WIDTH = 1	Eddie Hung	2019-04-10	1	-31/+38
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix for when B_SIGNED = 1	Eddie Hung	2019-04-10	1	-1/+8
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Update doc for synth_xilinx	Eddie Hung	2019-04-10	1	-7/+8
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'xaig' into xc7mux	Eddie Hung	2019-04-10	1	-24/+21
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\| * \| \| \| \| \| \| \| \| \| \| \| \| \|	parse_aiger() to rename all $lut cells after "clean"	Eddie Hung	2019-04-10	1	-24/+21
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ff_map.v after abc	Eddie Hung	2019-04-10	1	-5/+5
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Tidy up	Eddie Hung	2019-04-10	1	-1/+1
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Move map_cells to before map_luts	Eddie Hung	2019-04-10	1	-11/+12
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	WIP for $shiftx to wide mux	Eddie Hung	2019-04-10	1	-1/+63
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Update LUT delays	Eddie Hung	2019-04-10	1	-11/+8
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add cells.lut to techlibs/xilinx/	Eddie Hung	2019-04-09	2	-0/+16
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	synth_xilinx to call abc with -lut +/xilinx/cells.lut	Eddie Hung	2019-04-09	1	-2/+2
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add delays to cells.box	Eddie Hung	2019-04-09	1	-4/+12
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add "-lut <file>" support to abc9	Eddie Hung	2019-04-09	1	-13/+31
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	synth_xilinx with abc9 to use -box	Eddie Hung	2019-04-09	1	-1/+4
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add techlibs/xilinx/cells.box	Eddie Hung	2019-04-09	2	-0/+6
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add "-box" option to abc9	Eddie Hung	2019-04-09	1	-7/+22
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add 'setundef -zero' call prior to aigmap in abc9	Eddie Hung	2019-04-09	1	-0/+4
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Comment out	Eddie Hung	2019-04-09	1	-1/+1
* \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add support for synth_xilinx -abc9 and ignore abc9 -dress opt	Eddie Hung	2019-04-09	2	-1/+14
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* \| \| \| \| \| \| \| \| \| \| \| \| \|	More space fixing	Eddie Hung	2019-04-08	1	-2/+2
* \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix spacing	Eddie Hung	2019-04-08	1	-29/+29
* \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'master' into xaig	Eddie Hung	2019-04-08	115	-710/+5842
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\| * \| \| \| \| \| \| \| \| \| \| \| \|	Merge pull request #919 from YosysHQ/multiport_transp	Clifford Wolf	2019-04-08	1	-1/+2
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\| \| * \| \| \| \| \| \| \| \| \| \| \|	memory_bram: Fix multiport make_transp	David Shah	2019-04-07	1	-1/+2
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