Merge branch 'forall'

1 files changed, 21 insertions, 1 deletions

diff --git a/kernel/rtlil.cc b/kernel/rtlil.cc
index fb3d9dbe9..a4fa2cf04 100644
--- a/kernel/rtlil.cc
+++ b/kernel/rtlil.cc
@@ -1101,7 +1101,7 @@ namespace {
 				return;
 			}
 
-			if (cell->type.in("$anyconst", "$anyseq")) {
+			if (cell->type.in("$anyconst", "$anyseq", "$allconst", "$allseq")) {
 				port("\\Y", param("\\WIDTH"));
 				check_expected();
 				return;
@@ -2145,6 +2145,26 @@ RTLIL::SigSpec RTLIL::Module::Anyseq(RTLIL::IdString name, int width, const std:
 	return sig;
 }
 
+RTLIL::SigSpec RTLIL::Module::Allconst(RTLIL::IdString name, int width, const std::string &src)
+{
+	RTLIL::SigSpec sig = addWire(NEW_ID, width);
+	Cell *cell = addCell(name, "$allconst");
+	cell->setParam("\\WIDTH", width);
+	cell->setPort("\\Y", sig);
+	cell->set_src_attribute(src);
+	return sig;
+}
+
+RTLIL::SigSpec RTLIL::Module::Allseq(RTLIL::IdString name, int width, const std::string &src)
+{
+	RTLIL::SigSpec sig = addWire(NEW_ID, width);
+	Cell *cell = addCell(name, "$allseq");
+	cell->setParam("\\WIDTH", width);
+	cell->setPort("\\Y", sig);
+	cell->set_src_attribute(src);
+	return sig;
+}
+
 RTLIL::SigSpec RTLIL::Module::Initstate(RTLIL::IdString name, const std::string &src)
 {
 	RTLIL::SigSpec sig = addWire(NEW_ID);