iCE40/yosys - [no description]

	Commit message (Collapse)	Author	Age	Files	Lines
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\| \| * \| \| \| \| \| \| \|	Add arrival for SB_MAC16.O	Eddie Hung	2019-08-28	1	-0/+1
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\| \| * \| \| \| \| \| \| \|	Add arrival times for U	Eddie Hung	2019-08-28	1	-0/+26
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\| \| * \| \| \| \| \| \| \|	LX -> LP	Eddie Hung	2019-08-28	1	-1/+1
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\| \| * \| \| \| \| \| \| \|	Round not floor	Eddie Hung	2019-08-28	1	-21/+21
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\| \| * \| \| \| \| \| \| \|	Add LP timings	Eddie Hung	2019-08-28	1	-0/+26
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\| \| * \| \| \| \| \| \| \|	LX -> LP	Eddie Hung	2019-08-28	1	-1/+1
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\| \| * \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival	Eddie Hung	2019-08-28	1	-0/+20
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\| \| * \| \| \| \| \| \| \| \|	Do not overwrite LUT param	Eddie Hung	2019-08-28	1	-1/+0
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\| \| * \| \| \| \| \| \| \| \|	Add SB_CARRY to ice40_opt test	Eddie Hung	2019-08-28	1	-3/+5
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\| \| * \| \| \| \| \| \| \| \|	Add ice40_opt test	Eddie Hung	2019-08-28	1	-0/+24
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\| \| * \| \| \| \| \| \| \| \|	Revert "Revert "Fix omode which inserts an output if none exists (otherwise ↵	Eddie Hung	2019-08-28	1	-7/+8
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\| \| * \| \| \| \| \| \| \| \|	Revert "Output "h" extension only if boxes"	Eddie Hung	2019-08-28	1	-32/+28
\| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	This reverts commit 399ac760ff2bf4a7d438ed388820e7bfb511de6b.
\| \| * \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival	Eddie Hung	2019-08-28	2	-1/+48
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\| \| * \| \| \| \| \| \| \| \| \|	Add arrival times for HX devices	Eddie Hung	2019-08-28	1	-21/+114
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\| \| * \| \| \| \| \| \| \| \| \|	Specify ice40 family to cells_sim.v using define	Eddie Hung	2019-08-28	1	-1/+8
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\| \| * \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/eddie/fix_carry_wrapper' into xaig_arrival	Eddie Hung	2019-08-28	5	-68/+20
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\| \| * \| \| \| \| \| \| \| \| \| \|	Account for D port being a constant	Eddie Hung	2019-08-28	1	-4/+4
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\| \| * \| \| \| \| \| \| \| \| \| \|	Merge branch 'eddie/xilinx_srl' into xaig_arrival	Eddie Hung	2019-08-28	13	-225/+819
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\| \| * \ \ \ \ \ \ \ \ \ \ \	Merge remote-tracking branch 'origin/master' into xaig_arrival	Eddie Hung	2019-08-28	33	-409/+1901
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\| \| * \ \ \ \ \ \ \ \ \ \ \ \	Merge branch 'xaig_arrival' of github.com:YosysHQ/yosys into xaig_arrival	Eddie Hung	2019-08-23	2	-14/+1
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\| \| \| * \| \| \| \| \| \| \| \| \| \| \| \|	Revert to upstream	Eddie Hung	2019-08-23	1	-2/+2
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\| \| \| * \| \| \| \| \| \| \| \| \| \| \| \|	Fix spacing	Eddie Hung	2019-08-23	1	-1/+1
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\| \| \| * \| \| \| \| \| \| \| \| \| \| \| \|	Remove unused model	Eddie Hung	2019-08-23	1	-13/+0
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Cleanup	Eddie Hung	2019-08-23	1	-130/+59
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \|	Put attributes above port	Eddie Hung	2019-08-23	2	-27/+62
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_arrival	Eddie Hung	2019-08-23	28	-114/+1110
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Use semicolon	Eddie Hung	2019-08-21	1	-1/+1
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \|	techmap before read	Eddie Hung	2019-08-21	1	-1/+1
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge remote-tracking branch 'origin/master' into xaig_arrival	Eddie Hung	2019-08-21	0	-0/+0
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\| \| * \ \ \ \ \ \ \ \ \ \ \ \ \ \	Merge remote-tracking branch 'origin/master' into xaig_arrival	Eddie Hung	2019-08-21	2	-2/+2
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Output "h" extension only if boxes	Eddie Hung	2019-08-21	1	-28/+32
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Revert "Fix omode which inserts an output if none exists (otherwise abc9 ↵	Eddie Hung	2019-08-21	1	-8/+7
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add abc_arrival to SRL*	Eddie Hung	2019-08-21	1	-3/+5
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Fix omode which inserts an output if none exists (otherwise abc9 breaks)	Eddie Hung	2019-08-20	1	-7/+8
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Revert "Only xaig if GetSize(output_bits) > 0"	Eddie Hung	2019-08-20	1	-149/+147
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Only xaig if GetSize(output_bits) > 0	Eddie Hung	2019-08-20	1	-147/+149
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Oops	Eddie Hung	2019-08-20	1	-1/+1
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Merge branch 'eddie/fix_techmap' into xaig_arrival	Eddie Hung	2019-08-20	4	-1/+16
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	techmap -max_iter to apply to each module individually	Eddie Hung	2019-08-20	1	-4/+6
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	xilinx to use abc_map.v with -max_iter 1	Eddie Hung	2019-08-20	6	-171/+26
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5: remove DPR16X4 from abc_unmap.v	Eddie Hung	2019-08-20	1	-20/+0
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5 to use -max_iter 1	Eddie Hung	2019-08-20	3	-4/+3
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	ecp5 to use abc_map.v and _unmap.v	Eddie Hung	2019-08-20	7	-14/+89
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add (* abc_arrival=<int> *) doc	Eddie Hung	2019-08-20	1	-0/+5
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Add reference to FD* timing	Eddie Hung	2019-08-20	1	-0/+2
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Remove sequential extension	Eddie Hung	2019-08-20	9	-730/+68
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Remove SRL* delays from cells_sim.v	Eddie Hung	2019-08-20	1	-5/+3
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	retime_mode -> dff_mode	Eddie Hung	2019-08-20	1	-7/+7
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	LUTMUX -> LUTMUX6	Eddie Hung	2019-08-20	1	-2/+2
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\| \| * \| \| \| \| \| \| \| \| \| \| \| \| \| \| \| \|	Cleanup techmap in map_luts	Eddie Hung	2019-08-20	1	-3/+5
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