Preserve all parameters, plus some extra ones for clk/en polarity

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diff --git a/techlibs/xilinx/abc_ff.v b/techlibs/xilinx/abc_ff.v
index db63232b7..d0087501d 100644
--- a/techlibs/xilinx/abc_ff.v
+++ b/techlibs/xilinx/abc_ff.v
@@ -24,15 +24,29 @@ module FDRE (output reg Q, input C, CE, D, R);
   parameter [0:0] INIT = 1'b0;
   parameter [0:0] IS_C_INVERTED = 1'b0;
   parameter [0:0] IS_D_INVERTED = 1'b0;
-  parameter [0:0] IS_CLR_INVERTED = 1'b0;
+  parameter [0:0] IS_R_INVERTED = 1'b0;
   wire \$nextQ ;
-  \$__ABC_FDRE #(.INIT(|0)) _TECHMAP_REPLACE_ (.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .R(R));
+  \$__ABC_FDRE #(
+    .INIT(|0),
+    .IS_C_INVERTED(IS_C_INVERTED),
+    .IS_D_INVERTED(IS_D_INVERTED),
+    .IS_R_INVERTED(IS_R_INVERTED),
+    .\$abc_flop_clk_pol (!IS_C_INVERTED),
+    .\$abc_flop_en_pol (1'b1)
+  ) _TECHMAP_REPLACE_ (
+    .D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .R(R)
+  );
   \$__ABC_FF_ abc_dff (.D(\$nextQ ), .Q(Q));
 endmodule
 module FDRE_1 (output reg Q, input C, CE, D, R);
   parameter [0:0] INIT = 1'b0;
   wire \$nextQ ;
-  \$__ABC_FDRE_1 #(.INIT(|0)) _TECHMAP_REPLACE_ (.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .R(R));
+  \$__ABC_FDRE_1 #(.INIT(|0),
+    .\$abc_flop_clk_pol (1'b1),
+    .\$abc_flop_en_pol (1'b1)
+  ) _TECHMAP_REPLACE_ (
+    .D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .R(R)
+  );
   \$__ABC_FF_ abc_dff (.D(\$nextQ ), .Q(Q));
 endmodule
 
@@ -42,14 +56,29 @@ module FDCE (output reg Q, input C, CE, D, CLR);
   parameter [0:0] IS_D_INVERTED = 1'b0;
   parameter [0:0] IS_CLR_INVERTED = 1'b0;
   wire \$nextQ , \$currQ ;
-  \$__ABC_FDCE #(.INIT(|0)) _TECHMAP_REPLACE_ (.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .CLR(CLR));
+  \$__ABC_FDCE #(
+    .INIT(|0),
+    .IS_C_INVERTED(IS_C_INVERTED),
+    .IS_D_INVERTED(IS_D_INVERTED),
+    .IS_CLR_INVERTED(IS_CLR_INVERTED),
+    .\$abc_flop_clk_pol (!IS_C_INVERTED),
+    .\$abc_flop_en_pol (1'b1)
+  ) _TECHMAP_REPLACE_ (
+    .D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .CLR(CLR)
+  );
   \$__ABC_FF_ abc_dff (.D(\$nextQ ), .Q(Q));
   \$__ABC_FD_ASYNC_MUX abc_async_mux (.A(\$currQ ), .B(1'b0), .S(CLR), .Y(Q));
 endmodule
 module FDCE_1 (output reg Q, input C, CE, D, CLR);
   parameter [0:0] INIT = 1'b0;
   wire \$nextQ , \$currQ ;
-  \$__ABC_FDCE_1 #(.INIT(|0)) _TECHMAP_REPLACE_ (.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .CLR(CLR));
+  \$__ABC_FDCE_1 #(
+    .INIT(|0),
+    .\$abc_flop_clk_pol (1'b1),
+    .\$abc_flop_en_pol (1'b1)
+  ) _TECHMAP_REPLACE_ (
+    .D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .CLR(CLR)
+  );
   \$__ABC_FF_ abc_dff (.D(\$nextQ ), .Q(\$currQ ));
   \$__ABC_FD_ASYNC_MUX abc_async_mux (.A(\$currQ ), .B(1'b0), .S(CLR), .Y(Q));
 endmodule
@@ -60,7 +89,16 @@ module FDPE (output reg Q, input C, CE, D, PRE);
   parameter [0:0] IS_D_INVERTED = 1'b0;
   parameter [0:0] IS_PRE_INVERTED = 1'b0;
   wire \$nextQ , \$currQ ;
-  \$__ABC_FDCE #(.INIT(|0)) _TECHMAP_REPLACE_ (.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .PRE(PRE));
+  \$__ABC_FDCE #(
+    .INIT(|0),
+    .IS_C_INVERTED(IS_C_INVERTED),
+    .IS_D_INVERTED(IS_D_INVERTED),
+    .IS_PRE_INVERTED(IS_PRE_INVERTED),
+    .\$abc_flop_clk_pol (!IS_C_INVERTED),
+    .\$abc_flop_en_pol (1'b1)
+  ) _TECHMAP_REPLACE_ (
+    .D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .PRE(PRE)
+  );
   \$__ABC_FF_ abc_dff (.D(\$nextQ ), .Q(Q));
   generate
     if (IS_PRE_INVERTED)
@@ -72,7 +110,13 @@ endmodule
 module FDPE_1 (output reg Q, input C, CE, D, CLR);
   parameter [0:0] INIT = 1'b0;
   wire \$nextQ , \$currQ ;
-  \$__ABC_FDCE_1 #(.INIT(|0)) _TECHMAP_REPLACE_ (.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .PRE(PRE));
+  \$__ABC_FDPE_1 #(
+    .INIT(|0),
+    .\$abc_flop_clk_pol (1'b1),
+    .\$abc_flop_en_pol (1'b1)
+  ) _TECHMAP_REPLACE_ (
+    .D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .PRE(PRE)
+  );
   \$__ABC_FF_ abc_dff (.D(\$nextQ ), .Q(Q));
   \$__ABC_FD_ASYNC_MUX abc_async_mux (.A(\$currQ ), .B(1'b1), .S(PRE), .Y(Q));
 endmodule
@@ -93,9 +137,11 @@ module \$__ABC_FDRE ((* abc_flop_q *)   output Q,
                      (* abc_flop_d *)   input D,
                      input R, \$pastQ );
   parameter [0:0] INIT = 1'b0;
-  (* abc_flop_clk_inv *) parameter [0:0] IS_C_INVERTED = 1'b0;
+  parameter [0:0] IS_C_INVERTED = 1'b0;
   parameter [0:0] IS_D_INVERTED = 1'b0;
   parameter [0:0] IS_R_INVERTED = 1'b0;
+  parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
+  parameter \$abc_flop_en_pol = 1'b1;
   assign Q = (R ^ IS_R_INVERTED) ? 1'b0 : (CE ? (D ^ IS_D_INVERTED) : \$pastQ );
 endmodule
 
@@ -106,6 +152,8 @@ module \$__ABC_FDRE_1 ((* abc_flop_q *)   output Q,
                        (* abc_flop_d *)   input D,
                        input R, \$pastQ );
   parameter [0:0] INIT = 1'b0;
+  parameter \$abc_flop_clk_pol = 1'b1;
+  parameter \$abc_flop_en_pol = 1'b1;
   assign Q = R ? 1'b0 : (CE ? D : \$pastQ );
 endmodule
 
@@ -116,9 +164,11 @@ module \$__ABC_FDCE ((* abc_flop_q *)   output Q,
                      (* abc_flop_d *)   input D,
                      input CLR, \$pastQ );
   parameter [0:0] INIT = 1'b0;
-  //parameter [0:0] IS_C_INVERTED = 1'b0;
+  parameter [0:0] IS_C_INVERTED = 1'b0;
   parameter [0:0] IS_D_INVERTED = 1'b0;
   parameter [0:0] IS_CLR_INVERTED = 1'b0;
+  parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
+  parameter \$abc_flop_en_pol = 1'b1;
   assign Q = (CE && !(CLR ^ IS_CLR_INVERTED)) ? (D ^ IS_D_INVERTED) : \$pastQ ;
 endmodule
 
@@ -129,6 +179,8 @@ module \$__ABC_FDCE_1 ((* abc_flop_q *)   output Q,
                        (* abc_flop_d *)   input D,
                        input CLR, \$pastQ );
   parameter [0:0] INIT = 1'b0;
+  parameter \$abc_flop_clk_pol = 1'b1;
+  parameter \$abc_flop_en_inv = 1'b1;
   assign Q = (CE && !CLR) ? D : \$pastQ ;
 endmodule
 
@@ -139,9 +191,11 @@ module \$__ABC_FDPE ((* abc_flop_q *)   output Q,
                      (* abc_flop_d *)   input D,
                      input PRE, \$pastQ );
   parameter [0:0] INIT = 1'b0;
-  //parameter [0:0] IS_C_INVERTED = 1'b0;
+  parameter [0:0] IS_C_INVERTED = 1'b0;
   parameter [0:0] IS_D_INVERTED = 1'b0;
   parameter [0:0] IS_PRE_INVERTED = 1'b0;
+  parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
+  parameter \$abc_flop_en_pol = 1'b1;
   assign Q = (CE && !(PRE ^ IS_PRE_INVERTED)) ? (D ^ IS_D_INVERTED) : \$pastQ ;
 endmodule
 
@@ -152,6 +206,8 @@ module \$__ABC_FDPE_1 ((* abc_flop_q *)   output Q,
                        (* abc_flop_d *)   input D,
                        input PRE, \$pastQ );
   parameter [0:0] INIT = 1'b0;
+  parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
+  parameter \$abc_flop_en_pol = 1'b1;
   assign Q = (CE && !PRE) ? D : \$pastQ ;
 endmodule