Renamed $_INV_ cell type to $_NOT_

4 files changed, 7 insertions, 7 deletions

diff --git a/kernel/celltypes.h b/kernel/celltypes.h
index 5486f6acb..e30ceb8b1 100644
--- a/kernel/celltypes.h
+++ b/kernel/celltypes.h
@@ -130,7 +130,7 @@ struct CellTypes
 
 	void setup_stdcells()
 	{
-		setup_type("$_INV_", {"\\A"}, {"\\Y"}, false);
+		setup_type("$_NOT_", {"\\A"}, {"\\Y"}, false);
 		setup_type("$_AND_", {"\\A", "\\B"}, {"\\Y"}, false);
 		setup_type("$_OR_",  {"\\A", "\\B"}, {"\\Y"}, false);
 		setup_type("$_XOR_", {"\\A", "\\B"}, {"\\Y"}, false);
@@ -241,7 +241,7 @@ struct CellTypes
 		HANDLE_CELL_TYPE(neg)
 #undef HANDLE_CELL_TYPE
 
-		if (type == "$_INV_")
+		if (type == "$_NOT_")
 			return const_not(arg1, arg2, false, false, 1);
 		if (type == "$_AND_")
 			return const_and(arg1, arg2, false, false, 1);
diff --git a/kernel/rtlil.cc b/kernel/rtlil.cc
index f4f32f600..614ea770b 100644
--- a/kernel/rtlil.cc
+++ b/kernel/rtlil.cc
@@ -758,7 +758,7 @@ namespace {
 				return;
 			}
 
-			if (cell->type == "$_INV_") { check_gate("AY"); return; }
+			if (cell->type == "$_NOT_") { check_gate("AY"); return; }
 			if (cell->type == "$_AND_") { check_gate("ABY"); return; }
 			if (cell->type == "$_OR_")  { check_gate("ABY"); return; }
 			if (cell->type == "$_XOR_") { check_gate("ABY"); return; }
@@ -1338,7 +1338,7 @@ DEF_METHOD(Pmux,     "$pmux",       1)
 		add ## _func(name, sig1, sig2, sig3, sig4); \
 		return sig4;                                \
 	}
-DEF_METHOD_2(InvGate, "$_INV_", A, Y)
+DEF_METHOD_2(NotGate, "$_NOT_", A, Y)
 DEF_METHOD_3(AndGate, "$_AND_", A, B, Y)
 DEF_METHOD_3(OrGate,  "$_OR_",  A, B, Y)
 DEF_METHOD_3(XorGate, "$_XOR_", A, B, Y)
diff --git a/kernel/rtlil.h b/kernel/rtlil.h
index 2c4b26f53..43e36cbde 100644
--- a/kernel/rtlil.h
+++ b/kernel/rtlil.h
@@ -694,7 +694,7 @@ public:
 	RTLIL::Cell* addDlatchsr (RTLIL::IdString name, RTLIL::SigSpec sig_en, RTLIL::SigSpec sig_set, RTLIL::SigSpec sig_clr,
 			RTLIL::SigSpec sig_d, RTLIL::SigSpec sig_q, bool en_polarity = true, bool set_polarity = true, bool clr_polarity = true);
 
-	RTLIL::Cell* addInvGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_y);
+	RTLIL::Cell* addNotGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_y);
 	RTLIL::Cell* addAndGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_y);
 	RTLIL::Cell* addOrGate   (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_y);
 	RTLIL::Cell* addXorGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_y);
@@ -757,7 +757,7 @@ public:
 	RTLIL::SigSpec Mux      (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_s);
 	RTLIL::SigSpec Pmux     (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_s);
 
-	RTLIL::SigSpec InvGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a);
+	RTLIL::SigSpec NotGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a);
 	RTLIL::SigSpec AndGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b);
 	RTLIL::SigSpec OrGate   (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b);
 	RTLIL::SigSpec XorGate  (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b);
diff --git a/kernel/satgen.h b/kernel/satgen.h
index 8284cdeb2..b57edd9fe 100644
--- a/kernel/satgen.h
+++ b/kernel/satgen.h
@@ -271,7 +271,7 @@ struct SatGen
 			return true;
 		}
 
-		if (cell->type == "$_INV_" || cell->type == "$not")
+		if (cell->type == "$_NOT_" || cell->type == "$not")
 		{
 			std::vector<int> a = importDefSigSpec(cell->getPort("\\A"), timestep);
 			std::vector<int> y = importDefSigSpec(cell->getPort("\\Y"), timestep);